用于快闪装置的集成工艺流程的制作方法

文档序号:7223640
专利名称:用于快闪装置的集成工艺流程的制作方法
技术领域
本发明大体上涉及非易失性快闪存储器系统,且更具体来说涉及存储器单元的结构 和存储器单元阵列,以及形成其的工艺。
背景技术
存在许多当今使用的商业上成功的非易失性存储器产品,尤其是具有小形状因数卡 形式的产品,其使用快闪EEPROM (电可擦除可编程只读存储器)单元阵列。可例如通 过以可移除方式将卡插入主机中的卡插槽中来将这些卡与主机介接。可购买的一些卡是 CompactFlash (CF)卡、多媒体卡(MMC)、安全数字(SD)卡、智能媒体卡、个人 标签(P-标签)和记忆棒卡。主机包含个人计算机、笔记本计算机、个人数字助理(PDA)、 各种数据通信装置、数码相机、蜂窝式电话、便携式音频播放器、汽车音响系统以及类 似类型的设备。在一种结构类型的NAND阵列中,其中两个以上存储器单元(例如16个或32个) 的串联串连同一个或一个以上选择晶体管连接在个别位线与参考电位之间以形成单元列。字线在大量这些列内的单元上延伸。 一列内的个别单元在编程期间的读取和检验是 通过促使串中的其余单元硬接通,使得流过串的电流取决于存储在所寻址单元中的电荷 电平。NAND结构阵列及其作为存储器系统的一部分的操作的实例可参见第6,046,935号 美国专利,所述专利以全文引用的方式并入本文。己发现NAND存储器装置尤其适用于 大容量存储应用,例如使用可移除存储器卡的那些应用。在对上述单独卡和主机的替代布置中,在一些实例中,存储器系统一直连接到主机, 其提供专用于所述主机的嵌入式存储器。如同在大多数集成电路应用中一样,将实施某种集成电路功能所需的硅衬底区域縮 减的压力对于快闪EEPROM系统来说同样存在。不断需要增加可存储在硅衬底的给定区 域中的数字数据的量,以便增加给定尺寸的存储器卡和其它类型封装的存储容量,或者 既增加容量又减小尺寸。增加数据存储密度的一种方式是每个存储器单元存储一个以上 数据位。这是通过将浮动栅极电荷电平电压范围窗口划分为两个以上状态来完成的。四 个此类状态的使用允许每个单元存储两个数据位,八个状态允许每个单元存储三个数据 位,依此类推。多状态快闪EEPROM结构和操作可参见第5,043,940号和第5,172,338号美国专利,所述专利以引用方式并入本文。也可通过减小存储器单元和/或整个阵列的物理尺寸来实现增加的数据密度。通常针 对所有类型的电路执行对集成电路尺寸的缩减,因为处理技术随着时间而改进,以允许 实施更小的形体尺寸。但通常存在给定电路布局可以此方式縮减到何种程度的限制,因 为常常存在至少一个关于其可縮减程度而受到限制的特征。当此情况发生时,设计者将 转到正在实施的电路的新的或不同的布局或结构,以便减少执行其功能所需的硅区域的 量。上述快闪EERPOM集成电路系统的縮减可达成这些限制。形成小单元的一种方式是使用自对准的浅沟槽隔离(STI)技术。这使用STI结构来 隔离邻近的浮动栅极单元串,例如NAND型存储器阵列的那些浮动栅极单元串。根据此 技术,首先形成栅极电介质(隧道电介质)层和浮动栅极多晶硅层。接着,通过蚀刻栅 极电介质和浮动栅极多晶硅层以及下伏衬底以形成沟槽来形成STI结构。接着用合适的 材料(例如氧化物)填充这些沟槽以形成STI结构。栅极电介质和浮动栅极多晶硅层在 STI结构之间的部分是由STI结构界定,且因此认为是与STI结构自对准。通常,STI结 构具有等于通过所使用的处理技术可生产的最小形体尺寸的宽度。STI结构还通常以最 小形体尺寸间隔开。因此,栅极电介质和浮动栅极多晶硅层在STI区之间的部分也可具 有等于最小形体尺寸的宽度。浮动栅极多晶硅条带在稍后的步骤中进一步形成为个别浮 动栅极。在NAND和其它类型的非易失性存储器中,浮动栅极与通过其的控制栅极之间的场 耦合的量(耦合比)受到谨慎控制。耦合的量决定了置于控制栅极上的电压有多少耦合 到下伏的浮动栅极。耦合百分比由许多因数决定,包含与控制栅极的表面重叠的浮动栅 极的表面区域的量。常常需要通过使重叠区域的量最大化来使浮动栅极与控制栅极之间 的耦合百分比最大化。增加耦合区域的一种方法可由袁(Yuan)等人的第5,343,063号美 国专利描述,所述专利以全文引用的方式并入本文。该专利中描述的方法是将浮动栅极 制造成比正常情况更厚,以提供可与控制栅极耦合的较大的垂直表面。仅将浮动栅极制造成更厚的一个问题在于,在浮动栅极之间形成的STI结构的纵横 比增加。纵横比等于STI结构的高度除以其宽度。因此,随着浮动栅极的高度增加且STI 结构的高度相应增加,纵横比增加。填充具有高纵横比的STI沟槽可能存在特定问题。 这些问题对于具有非常小的最小形体尺寸的新一代存储器装置来说尤其重要。这些装置 中的STI结构的宽度可縮减到非常小的大小,而电隔离相邻单元所需的深度保持近似相 同。因此,这些STI结构的纵横比往往较高。如果纵横比太高,那么STI结构可能质量不够。举例来说,因为STI沟槽的开口处的沉积减少了朝向沟槽底部的沉积,所以可能 形成空洞。这些空洞可能导致有故障的装置并引起良率损失。关于增加浮动栅极厚度和沿着浮动栅极的垂直表面具有耦合的另一问题在于,可能 难以准确且一致地控制这些表面的大小。在控制栅极的垂直延伸部向下延伸以提供增加 的耦合的情况下,这些延伸部的长度是关键的。这些延伸部的长度的变化可能导致耦合 比的不可接受的变化。如果延伸部太长,那么其可能影响下伏在栅极电介质下的沟道区。存储器阵列通常制造在具有一些外围电路的半导体芯片上。通常,存储器阵列制造 在其中单一衬底稍后被划分为单独芯片的若干衬底上,其中每个芯片具有一个或一个以上存储器阵列。某些外围电路也可制造在与存储器阵列在同一芯片上的外围区域中。以 此方式,外围电路可直接连接到存储器阵列。外围电路可包含驱动器电路、读出放大器、 电荷泵、解码器电路、控制器电路以及接口电路。在一些实例中,这些电路中的一些电 路不是形成在外围区域中,而是形成在单独芯片上。因此,外围电路可在存储器芯片之 间有所不同。与存储器阵列制造在同一芯片上但不是存储器阵列的一部分的任何电路均 可视为外围电路。此芯片的在存储器阵列外部的区域可视为外围区域。外围电路可与存 储器阵列的电路非常不同。举例来说,具有较厚栅极电介质的较大装置可存在于外围区 域中,以便处理高电压。存储器阵列与外围区域之间的差异可能导致某些工艺步骤的问 题。可在存储器阵列和外围区域中产生不同结果的一个工艺步骤是化学机械抛光 (CMP)。 CMP可用于通过与研磨垫相抵地对衬底的表面抛光来使所述表面平面化,其中 在表面与垫之间具有化学浆料。通常,在CMP之前,表面由于沉积或移除一个或一个以 上材料层而不平坦。原则上,CMP以留下平面的表面的方式移除晶片表面上的材料。实 际上,局部特征可能导致表面是非平面。举例来说,在CMP之前表面中的凹陷可能在 CMP之后有一定程度地保留。这种"凹坑"是在凹陷的底部处移除材料的结果,在该处 凹陷足够宽以允许凹陷的底部处的CMP动作。凹坑倾向于仅针对较大凹陷发生,使得其 可能不影响存储器阵列,但是对于具有大特征的外围区域可能较显著。对凹坑问题的先 前解决方法包含在很可能发生凹坑的区域中形成虚设图案,使得在此区域中有更多材料 要移除。然而,形成虚设图案通常涉及额外的图案化步骤来建立虚设图案的位置。因此,需要一种形成具有低纵横比STI结构和在浮动栅极与控制栅极之间的高耦合 比的存储器阵列的方法。还需要一种形成对浮动栅极与控制栅极之间的耦合具有高度控 制以使得耦合比一致的存储器阵列的方法。还需要一种在具有外围电路的存储器芯片上形成存储器阵列的方法,其中在存储器阵列和外围电路两者上实现平面化。

发明内容
一种形成存储器芯片的方法通过控制控制栅极的垂直延伸部的长度而提供对浮动栅 极与控制栅极之间的耦合比的高度控制。这是通过植入将被移除以用于控制栅极延伸部 的STI部分并选择性移除经植入的STI材料而完成的。这经由简单的定时蚀刻给予对蚀 刻深度的改进控制。在单元之间实现高耦合一致性,且控制栅极与栅极氧化物之间的分 隔维持在安全距离。通过提供高于平面化水平的突出部并使用软蚀刻来移除这些突出部 并在平面化水平处停止,来防止平面化期间较大外围结构的凹坑。 一旦实现相同材料的 平面化表面,后续的处理步骤(例如CMP)就提供比将从未经平面化的表面开始产生的 表面更平整的表面。
一种形成存储器芯片的方法包含在存储器阵列和外围区域中形成栅极介电层,以及 形成上覆于栅极电介质上的多晶硅第一浮动栅极层(FG1)。在第一浮动栅极层上沉积氮 化硅(SiN)层。接着形成STI沟槽以分隔不同的组件(第一浮动栅极部分FG1)。用氧 化物填充STI沟槽以提供将相邻的浮动栅极部分电隔离的STI结构。接着移除SiN部分, 且沉积和回蚀第二多晶硅层以形成第二浮动栅极部分(FG2)。在FG2沉积之前也可添加 额外的蚀刻步骤选择,以将FG2腔加宽到所要宽度。接着,FG2部分基本上取代了存储 器阵列中的SiN部分。因此,FG1和FG2部分形成与STI深度相比具有所要高度和宽度 的浮动栅极而不会增加原始的STI纵横比,同时提供较大的垂直浮动栅极表面以实现良 好的单元耦合比。
在外围区域中,第二多晶硅层经图案化以使得上覆于第一浮动栅极部分上以及部分 在STI结构上延伸的FG2部分不被移除。这些部分的上覆于STI结构上的部分在STI结 构的上表面上方突出。接着在衬底上沉积第三导电多晶硅层,从而覆盖包含突出部的存 储器阵列和外围电路。这在存储器阵列区域中和外围区域中的STI结构的中心部分上提 供大体上平面的上表面,其中具有高于在外围区域中的平面表面的突出部。接着,平面 化步骤向下移除突出部到达STI结构上的第三多晶硅层的上表面的水平。这在存储器阵 列上和外围区域上提供大体上平面的表面。
执行穿过导电多晶硅进入下伏STI结构的离子植入,使得仅STI结构的上层接收大 量植入离子。导电多晶硅防止植入离子对存储器阵列和外围电路中的栅极氧化物充电。 随后,向下移除多晶硅到达STI结构顶部的水平(留下存储器阵列和外围区域中的FG2 部分)。这在存储器阵列和外围区域中留下大体上平面(没有凹坑)的FG2部分,因为在移除之前上表面是大体上平面的。接着将STI结构的经植入的上层蚀刻掉。因为此氧 化物上层经植入,所以其可比下部未经植入的氧化物选择性蚀刻得更快。因此,可选择 植入条件以产生在待蚀刻的层中具有高植入离子浓度且在下伏氧化物中具有低离子浓度 的植入轮廓。以此方式,未经植入的氧化物类似于充当蚀刻停止层,因为当蚀刻到达未 经植入的氧化物时蚀刻速率增加。可以此方式准确控制蚀刻的深度,使得氧化物的移除 在衬底上是一致的。
在移除STI结构的上部部分之后,在衬底上形成介电层,且在衬底上沉积另一导电 多晶硅层。此多晶硅层稍后形成控制栅极。此介电层延伸到通过移除STI结构的上部部 分所形成的间隙中。浮动栅极与控制栅极之间的耦合取决于控制栅极延伸到的深度,所 述深度又取决于氧化物被蚀刻得多深。因此,通过改进氧化物蚀刻深度的控制,可更准 确地控制控制栅极与浮动栅极之间的耦合,并使其更一致。可防止控制栅极延伸到其可 能不利地影响装置特性的深度。


图1展示具有存储器阵列IIO和外围区域的存储器系统100的框图。
图2展示具有包含一部分存储器阵列110和一部分外围区域120的存储器系统100
的存储器芯片的若干部分的俯视图。
图3以横截面展示在制造的中间阶段,在存储器阵列和外围区域中形成栅极氧化物
层、第一多晶硅浮动栅极层、SiN层和STI结构之后图2的存储器芯片的部分。 图4展示在移除上覆于FG1部分上的SiN部分之后图3的芯片。 图5展示在沉积第二多晶硅浮动栅极层和光致抗蚀剂蚀刻掩模之后图4的芯片。 图6展示在蚀刻移除第二浮动栅极层的暴露部分从而留下高于STI表面的多晶硅突
出部之后图5的芯片。
图7展示在衬底上沉积第三多晶硅层之后图6的芯片。
图8展示在将第二和第三栅极层向下平面化到达第三栅极层的大体上平面的上表面 的水平之后图7的芯片。
图9展示在穿过第三栅极层进入STI结构的上部部分的离子植入期间图8的芯片。 图IO展示在向下移除第二和第三栅极层到达STI结构顶部的水平之后图9的芯片。 图11展示在选择性移除经植入STI氧化物之后图IO的芯片。 图12展示在衬底上沉积介电层之后图11的芯片。
图13展示在介电层上沉积控制栅极多晶硅以形成控制栅极层之后图12的芯片。图14展示类似于图13的浮动栅极的浮动栅极的更详细视图。 图15A展示类似于在CMP之前图5结构的结构的横截面。 图15B展示在CMP之后图15A的结构的横截面。 图16是图3到14描述的工艺的流程图。
具体实施例方式
在图1的框图中大体上说明并入本发明的各个方面的存储器系统100的实例。大量 单独可寻址的存储器单元布置成行和列的规则阵列110,但其它物理的单元布置当然是可 能的。这里指定沿着阵列110的列延伸的位线通过线150与位线解码器和驱动器电路130 电连接。在此描述中指定沿着阵列110的行延伸的字线通过线170电连接到字线解码器 和驱动器电路190。解码器130和190中的每一者通过总线160从存储器控制器180接 收存储器单元地址。解码器和驱动电路还通过各自的控制与状态信号线135和195连接 到控制器180。
控制器180可通过线140连接到主机装置(未图示)。主机可以是个人计算机、笔记 本计算机、数码相机、音频播放器、各种其它手持电子装置以及类似物。图1的存储器 系统100将通常实施在根据若干现有的物理和电标准中的一种的卡中,所述标准例如来 自PCMCIA、 CompactFlash 协会、MMCTM协会等。当具有卡格式时,线140终止于卡 上的连接器中,其与主机装置的互补连接器介接。许多卡的电接口遵循ATA标准,其中 存储器系统使主机认为其如同是磁盘驱动器。其它存储器卡接口标准也是存在的。在一 些系统中,存储器卡可能不具有控制器,且控制器的功能可由主机实施。作为对卡格式 的替代,图l所示类型的存储器系统可一直嵌入在主机装置中。
解码器和驱动器电路130和190根据各自的控制和状态线135和195中的控制信号, 在其在阵列110中通过总线160寻址的各自线中产生适当的电压,以执行编程、读取和 擦除功能。任何状态信号,包含电压电平和其它阵列参数由阵列110通过相同的控制和 状态线135和195提供到控制器180。电路130内的多个读出放大器接收指示阵列110 内所寻址的存储器单元的状态的电流或电压电平,并在读取操作期间通过线145向控制 器180提供关于那些状态的信息。通常使用大量读出放大器,以便能够并行读取大量存 储器单元的状态。在读取和编程操作期间,通常通过电路190—次寻址一行单元,以便 存取由电路130选择的所寻址行中的许多单元。在擦除操作期间,许多行中的每一行中 的所有单元通常作为一个区块共同寻址以用于同时擦除。例如解码器和驱动器电路130 和190的电路可视为外围电路。存储器系统100中的在存储器阵列IIO外部的任何电路可视为外围电路,且形成这 些电路的区域可视为外围区域120。
图2展示形成在硅衬底上的NAND存储器单元阵列110的平面图,其中为了解释清 楚起见,其导电元件的重复结构的一小部分说明为在元件之间存在的介电层具有极少细 节。浅沟槽隔离(STI)结构210a-210d形成为延伸穿过衬底的表面。为了提供此描述的 惯例,STI区展示为在第一 x方向上间隔开,其中长度在第二 y方向上延伸,这第一方 向和第二方向本质上彼此正交。
在STI结构210a-210d之间,存在在y方向上运行的存储器单元串220a-220c。因此, 串的方向平行于STI区的方向。每一串220a-220c包含串联连接的许多存储器装置。图2 展示三个此类串220a-220c的部分,其中针对每个串展示三个存储器单元。然而,串 220a-220c含有图2未图示的额外单元。而且,阵列110含有在图2中未呈现的额外串。 此类型的阵列可能具有数千个在每一串中具有16、 32或更多单元的串。
存储器单元包含浮动栅极230和导电源极/漏极区240a和240b,所述区在邻近于浮 动栅极的衬底中且在y方向上的每一侧上。串由STI结构210a-210d分隔。STI结构 210a-210d形成隔离元件,其将源极/漏极区与邻近串中单元的其它源极/漏极区电隔离。 沿着y方向,源极/漏极区240a-240c由邻近单元共用。源极/漏极240a-240c将一个单元 电连接到下一单元,因此形成单元串。在此实例中的源极/漏极区240a-240c是通过将杂 质植入衬底中的所需区域中来形成的。
字线250a-250c展示为在图2中的x方向上延伸越过阵列。字线250a-250c上覆于浮 动栅极的部分上,且还部分围绕浮动栅极。与图示阵列类似的阵列可参见2004年3月 12日申请的第10/799,060号美国专利申请案,所述申请案以全文引用的方式并入本文。
图2还展示外围区域120的一部分。通常,装置在存储器阵列形成的同时形成在外 围区域120中。外围区域120中的装置可比存储器阵列110的装置大。举例来说,某些 大的高压装置可形成在外围区域120中。大的STI结构210x、 210y形成在外围区域120 中。具有存储器阵列和外围电路的存储器系统和形成其的特定工艺的描述可参见2004年 12月22日申请的第11/021,693号和第11/020,402号美国专利申请案,所述申请案以全 文引用的方式并入本文。
图2中未展示金属导体层。由于多晶硅元件通常具有显著小于金属导电性的导电性, 因此金属导体包含在单独层中,其中沿着多晶硅元件的长度以周期性间隔形成对通过任 何中间层的各自金属线的连接。而且,字线可包含金属或金属硅化物部分以增加字线的导电性。举例来说,例如钴或钨的难熔金属可用于在多晶硅层上形成硅化物层。硅化物 材料比多晶硅具有更高的导电性,且因此改进沿着字线的电传导。
图3展示图2的存储器阵列110和外围区域120处于阵列制造中间阶段的横截面。 图3展示图2中由I-I指示的沿着x方向的横截面。在图3中,第一浮动栅极层(FG1) 和氮化硅层(SiN)已经形成,并通过STI结构210a-210d、 210x-210z的形成而划分为栅 极电介质材料部分302a-302c、 304x、 304y、第一浮动栅极材料部分306a-306c、 306x、 306y以及氮化硅部分308a-308c、 308x、 308y。薄栅极介电层可用在存储器阵列中,而相 同或不同的栅极介电层厚度用于外围电路。在一个实例中,近似70-90埃的栅极电介质 用于存储器阵列中以形成栅极电介质部分302a-302c,而300-400埃的栅极电介质用于形 成介电部分304x、 304y以用于外围区域120中的高压外围电路。FG1和SiN层形成在栅 极介电层上。在形成FG1和SiN层之后,形成STI结构210a-210d、 210x-210y。光致抗 蚀剂掩模层可用于界定STI结构210a-210d、 210x-210y的位置。接着根据光致抗蚀剂掩 模层将SiN蚀刻为部分308a-308c、 308x、 308y。随后,SiN部分308a-308c、 308x、 308y 形成硬掩模以用于随后的沟槽蚀刻。通常,在存储器阵列中,沟槽具有等于所使用的工 艺的最小形体尺寸的宽度,且分隔了同样等于最小形体尺寸的距离。在本实例中最小形 体尺寸是55纳米,但本发明的若干方面可应用于具有任意尺寸的电路。通过使沟槽的尺 寸以及沟槽之间的距离最小化,可形成高密度存储器阵列。较大的沟槽可形成在外围区 域中。接着用合适的电介质填充沟槽。在一个实例中,高密度等离子(HDP)氧化物工 艺用于填充STI沟槽。在此情况下二氧化硅(氧化物)用于沟槽填充。通常,用电介质 填充STI沟槽是通过用介电材料过填充并随后使用HDP回蚀工艺移除多余的介电材料而 完成的。在本实施例中,氧化物沉积到填充STI沟槽并覆盖SiN部分308a-308c、 308x、 308y的厚度。接着可通过CMP平面化所述氧化物,从而在SiN部分308a-308c、 308x、 308y上留下一些氧化物,使得SiN部分308a-308c、 308x、 308y不会被CMP破坏。随后, 可测量SiN部分308a-308c、 308x、 308y上的氧化层的厚度,并可执行回蚀工艺以移除 此层。通常,此回蚀是以大约50埃的过蚀刻完成的,使得SiN部分308a-308c、 308x、 308y在STI结构210a-210d、 210x-210z的水平上方延伸,且没有氧化物保留在SiN部分 308a陽308c、 308x、 308y上。
图3的横截面展示存储器阵列110中由STI结构210a-210d分隔的FG1的三个部分 306a-306c以及SiN的三个部分308a-308c。 FG1的两个额外部分306x、 306y以及SiN的 两个额外部分308x、 308y展示在外围区域120中。FG1部分306a-306c、 306x、 306y和SiN部分308a-308c、 308x、 308y在此阶段是条带,且稍后形成为单独的单位。所述结构 紧密封装在存储器阵列中,但在外围区域中更宽地间隔开。由于在存储器阵列中使用的 小尺寸,所以纵横比是个特别的问题。在本实例中,SiN、栅极氧化物和FG1层厚度连 同STI深度除以STI结构的宽度(最小形体尺寸,55纳米)可给出在4与5.8之间的纵 横比。己发现小于6.0的纵横比在此实例中所使用的HDP氧化物沉积工艺的情况下提供 可接受的结果。其它工艺可能具有其它范围的可接受的纵横比,且本发明不限于任何特 定的沉积方案或纵横比。
在形成如图3所示的STI结构210a-210c、210x-210z之后,移除SiN部分308a-308c、 308x、 308y。可使用热磷酸(H3P04)蚀刻来移除这些部分,以在FG1部分306a-306c、 306x、 306y上留下腔420a-420c、 420x、 420y,如图4所示。在移除SiN部分308a-308c、 308x、 308y之后,可执行清洁过程。在本实例中,用稀释的氢氟酸(DHF)进行的清洁 移除了 STI部分210a-210c、 210x-210z的少量氧化物(近似50埃),且因此加宽了腔 420a-420c、 420x、 420y。图4展示在移除SiN部分308a-308c、 308x、 308y以及清洁之 后与图3相同的视图。在存储器阵列110中,例如腔420a-420c可具有500-600埃的深度 以及近似650埃的宽度。外围区域120中的腔420x、 420y可宽得多。因此,SiN部分 308a-308c、 308x、 308y充当占位件(placeholder),其建立位置但稍后被移除。因为SiN 本身被移除,因此其属性并不关键,且其它材料也可用于此目的。SiN部分308a-308c、 308x、 308y可视为虚设部分,因为其稍后被取代。SiN部分308a-308c、 308x、 308y还 充当用于沟槽蚀刻的硬掩模,使得其用于双重目的。
在移除SiN部分308a-308c、 308x、 308y之后,在衬底上沉积另一导电层。在此实 例中,此层由多晶硅制成。这些层可以掺杂形式沉积,或可非掺杂地沉积并随后掺杂。 图5展示与图4相同的视图,其中额外的多晶硅层FG2上覆于FG1部分306a-306c、306x、 306y上并上覆于STI结构210a-210d、 210x-210z上。在此实例中,FG2近似800-900埃 厚。FG2与FG1部分306a-306c、 306x、 306y直接接触,使得其电连接。在外围区域120 中,FG2的部分覆盖有光致抗蚀剂掩蔽层部分530、 531。这些层是众所周知的,且可通 过旋涂在光致抗蚀剂上,接着根据预定图案将光致抗蚀剂暴露于UV光,并根据光致抗 蚀剂的部分是否被曝光而移除所述部分而形成。光致抗蚀剂部分530、 531展示为在FG2 的上覆于FG1部分306x、 306y上的部分上延伸,且还延伸超过这些部分以上覆于FG2 层的上覆于STI结构210x-210z边缘上的部分上。存储器阵列110未被覆盖,其为外围 区域120中的宽STI结构210x-210z的中心部分。接着执行蚀刻以移除FG2层的暴露部分(未被光致抗蚀剂部分530、 531覆盖的部分)。
图6展示移除FG2层的暴露部分的结果。当蚀刻到达STI结构210a-210d、210x-210z 时停止移除FG2的这些部分(FG2回蚀),使得腔420a-420c、 420x、 420y中的FG2部 分保留。剩余FG2部分640a-640c的顶部与STI结构210a-210d的顶部处于近似同一水 平,所述STI结构在此点将其分隔,从而在存储器阵列110中提供大体上平面的表面。 因此,FG2部分640a-640c在此点具有经取代的SiN部分308a-308c。这提供由FG1部分 306a-306c和FG2部分640a-640c组成的浮动栅极结构,所述FG1部分和FG2部分与STI 结构210a-210d对准且在高度上等于STI结构210a-210d。与一些现有的自身对准工艺相 比,此工艺用FG2部分640a-640c取代了 SiN部分308a-308c,且借此形成与用于形成 STI沟槽的硬掩模的上表面一样高的浮动栅极。许多现有系统具有硬掩模SiN层,其上 覆于FG1和FG2层上但没有被取代。因此,对于给定厚度的FG1和FG2,这要求较高 纵横比的STI结构。换句话说,对于给定纵横比的STI结构,本工艺通过重新使用由SiN 硬掩模部分占据的空间以用于额外的浮动栅极高度来提供较高的浮动栅极。另外,可将 FG1和FG2层改变到所需的厚度,以实现良好的单元耦合比,同时从一开始就维持较低 的STI纵横比。
在外围区域120中,在FG2回蚀之后移除光致抗蚀剂部分530、 531,从而留下在 STI结构210x-210z的水平上方突出的FG2部分640x、 640y。因为FG2层的在STI结构 210x-210z上延伸的升高部分651-654被掩蔽,所以这些部分保留且在STI结构210x-210z 的水平上方延伸近似800-900埃。FG2层的上覆于FG1部分306x、 306y上的部分没有延 伸同样高,使得凹陷660、 661存在于FG1部分306x、 306y上方的区域中。如所示地移 除光致抗蚀剂部分530、 531,且在其移除之后可执行衬底的清洁。举例来说,可执行稀 释的氢氟酸(DHF)清洁,其移除少量的氧化物(50埃)。因此,FG2部分640a-640c在 清洁之后在存储器阵列区中在STI结构210c-210d上方稍微延伸。随后,沉积另一导电 层。在此实例中,在衬底上沉积第三掺杂的多晶硅层FG3。
图7展示在FG3层沉积之后与图6相同的视图。此层在存储器阵列IIO和外围区域 120上延伸。所示的FG3层由近似400-600埃的掺杂多晶硅组成。在存储器阵列110中, FG3层大体上是平面的,因为下伏的FG2部分640a-640c和STI结构210a-210d处于近 似相同的高度(近似50埃的差异)。因此,FG3在存储器阵列110中和在外围区域120 的宽STI结构210x-210z的中心部分上具有大体上平面的上表面。然而,在外围区域120 中存在具有向上延伸的突出部651-654的丘陵和峡谷轮廓,其中FG2部分640x、 640y上覆于STI结构210x-210z上。突出部651-654在此点可在STI结构210x-210z的上表面上 方延伸1200-1300埃。可通过执行软化学机械抛光(CMP)来移除突出部651-654,以仅 移除突出部651-654而不显著影响FG3层的平坦上表面。软CMP工艺涉及使用标准的 CMP设备和浆料,但在衬底与垫之间施加非常小的压力。这提供足够的压力以确保突出 部被侵蚀,同时不侵蚀衬底的平坦部分。
图8展示应用于图7所示的结构的软CMP工艺的结果。CMP工艺移除突出部 651-654,但在FG3层的平坦部分(存储器阵列110中和外围区域120中宽STI结构 210x-210z的中心部分上的那些部分)开始被侵蚀时停止。在一些情况下,可能需要对这 些区域的有限量的侵蚀以完全平面化FG3层。可通过端点检测或通过定时来停止CMP 工艺。结果是在衬底上延伸的上覆于FG2部分640a-640c、 640x、 640y和STI结构 210a-210d、 210x-210z上的高度平面化的多晶硅表面。
图9中将离子植入通过FG3层进入下伏的STI结构210a-210d、 210x-210z。可完成 此植入过程以使得离子植入到预定深度。可选择植入能量以使得植入的离子不会以显著 程度穿透到某一水平以下。因此,植入破坏和植入离子浓度可很大程度上受限于STI结 构210a-210d、 210x-210z的顶部植入层970,且极小的植入破坏或植入离子浓度可存在 于所植入顶部层970以下。对于所示的过程,植入层970可延伸到进入STI结构210a-210d、 210x-210z中近似700埃的深度。在其它实例中,植入层970可延伸到500埃的深度。植 入层970的氧化物具有高浓度的植入物质和大量的植入破坏,而此水平以下的氧化物具 有低浓度的植入物质以及极少或没有植入破坏。磷离子(Ph+)和硅离子(Si+)适用于 此步骤中的植入。导电FG3层提供与FG1和FG2部分的充电相抗的保护。因为这些部 分以另外方式隔离,所以存在其在离子植入期间高度带电并导致对栅极介电部分 302a-302c、 304x、 304y的破坏的危险。FG3层将所有的FG2部分640a陽640c、 6術、640y 和FG1部分306a-306c、 306x、 306y连接在一起。而且,FG3层通常在熔炉工艺中形成, 使得FG3围绕衬底延伸以形成可能与卡盘或支撑件接触的电连续层。因此,FG3层允许 可在植入层970中积累的任何电荷通过流动穿过FG3层并随后离开衬底而放电。表1中 针对磷植入提供一些模拟结果,以描绘针对可如何设置工艺以达到特定植入氧化物深度 的选择。
表1.植入模拟结果:其中Ph+植入剂量1.0E15个原子/平方厘米。FG3厚度二500A.
能量 浓度 氧化物深度
20KeV8.3E17个原子/立方厘米 280A
8.3E14个原子/立方厘米 560A
在将离子植入氧化物之后,可移除FG3层。这是通过CMP或将多晶硅层向下蚀刻 到达STI结构210a-210d、 210x-210z的顶部的水平来完成的,如图IO所示。在此步骤中 移除FG3层和FG2的部分。在此点,衬底的上表面是平坦的,因为FG2部分640a-640c、 640x、 640y与STI结构210a-210d、 210x-210z齐平。外围区域120的宽FG2部分640x、 640y可通过此步骤平面化而没有凹坑,因为在此步骤的开始,多晶硅层的上表面大体上 是平面的。
在移除多晶硅之后,执行氧化物回蚀以移除STI结构210a-210c、 210x-210z的上部 层。图11展示STI结构210a-210c、 210x-210z的植入层970的移除的结果。从STI结构 移除的氧化物是植入的氧化物。植入的氧化物具有比未植入的氧化物更高的蚀刻速率。 因此,使用离子植入来增加氧化物上部层的蚀刻速率,同时保持氧化物的其余部分在较 大程度上不改变。这提供一种仅选择性地蚀刻氧化物的植入层970,并在由离子植入建 立的预定深度处停止的方式。由于离子引起的破坏且还由于离子存在的化学影响,对于 植入的氧化物来说蚀刻速率可能较高。蚀刻化学物质可选择为与所使用的特定离子植入 方案相容。举例来说,视植入物质而定(p型或n型),可选择将优先蚀刻具有所述物质 的氧化物的合适蚀刻。对植入的氧化物的蚀刻速率可能是对未植入的氧化物的蚀刻速率 的两倍以上。在未使用植入来控制蚀刻深度的情况下,欠蚀刻和过蚀刻可能发生,从而 导致较差的装置性能或装置故障。在本实例中,使用稀释的氢氟酸(HF)随后是额外的 反应性离子蚀刻(R正),以湿蚀刻实现氧化物回蚀。
在移除STI结构210a-210d、 210x-210z的植入层970之后,介电层1274沉积在衬底 的表面上,包含FG2部分640a-640c、 640x、 640y以及STI结构210a-210d、 210x-210z, 如图12所示。介电层1274可以是氧化物或氮化物层,或可以是由例如氧化物-氮化物-氧化物(ONO)的子层构成的化合物层。在沉积介电层1274之后,在衬底上沉积导电层。
图13展示具有上覆于介电层1274上的导电层1380的衬底。导电层1380用于形成 控制栅极。通常通过将导电层1380图案化为在与存储器阵列IIO中的STI结构210a-210d 垂直的方向上延伸越过衬底表面的条带(字线)来形成控制栅极。可通过同一步骤,通 过蚀刻浮动栅极部分(FG1部分306a-306c和FG2部分640a-640c)的在字线之间的暴露 部分来形成浮动栅极。所示的结构提供在浮动栅极与控制栅极之间的大耦合区域,如图14中更详细地展示。浮动栅极1482是存储器阵列110的典型浮动栅极,且由FG1部分 1482a和FG2部分1482b构成。控制栅极1480在浮动栅极之间垂直延伸到深度Dl,使 得控制栅极1480的延伸部1480a、 1480b延伸到STI结构210a-210d的植入层970被移除 处的间隙中。控制栅极延伸部1480a、 1480b提供两个益处。第一,其增加浮动栅极1482 与控制栅极1480之间的耦合区域。第二,其通过在邻近的浮动栅极之间提供导电障壁而 减少其间的耦合。对延伸部1480a、 1480b的垂直尺寸D1的准确控制对于装置性能来说 是重要的。此尺寸的变化可能导致耦合比的变化,从而导致一些装置执行外部许可的限 制。需要使控制栅极1480与栅极电介质1486之间的距离D2大于最小值。如果延伸部 1480a、 1480b延伸得太深,那么其可能影响下伏在FG1部分1482b下的沟道区1484、栅 极介电部分1486以及单元可靠性。己发现对于55nm工艺,延伸部应保持高于栅极电介 质1486至少200埃(即,D2应至少为200埃)。对于其它工艺,此最小距离可变化。通 常,控制栅极延伸部1480a、 1480b与栅极电介质1486之间的最小距离应至少与栅极电 介质1486的厚度一样大。在使用定时蚀刻来移除STI结构的上部层的情况下,蚀刻深度 的变化可能发生。通过使用离子植入来修改氧化物并接着执行对植入层970具选择性的 选择性蚀刻,可将蚀刻深度控制到较高精度,且可改进装置一致性。表2展示针对具有两种不同氧化物回蚀深度(且因此,两种不同的控制栅极延伸长 度)的存储器单元的一些模拟结果。表2:单元模拟结果 FG1宽度50mn50nm FG2宽度60nm60nm EB量,Dh60nm50nm 沟道L:51 nm51 nm—耦合比49.8%46.7%—总Yup446mV534mV所述结果是针对具有相同FG1和FG2尺寸以及沟道长度的两个单元。结果展示如果 回蚀量(D1 )从60 nm减少到50 nm(600埃到500埃),那么耦合比从49.8%下降到46.7%, 且相邻单元之间的耦合增加。"总Yup"是指相邻单元之间的余平效应(Yupin effect)。"余 平效应"是一个术语,其描述相邻单元之间的不合需要的耦合,通过此耦合, 一个浮动 栅极的电荷电平影响相邻单元的阈值电压。此效应可参见第5,867,429号美国专利,所述 专利以全文引用的方式并入本文。因此可见,当D1从60 nm减小到50nm时,余平效应增加,从而最终影响装置性能。除了改进控制栅极的形成以外,所描述的工艺防止了外围区中的较大多晶硅部分的 凹坑。当具有宽凹陷的表面经历CMP时,凹坑可能发生,使得在CMP之后凹陷仍存在 于表面中(但凹陷相对于周围表面的深度可能减小)。举例来说,如果将CMP应用于图 5的FG2层,那么凹坑可能预期出现在外围区域120中的FG1部分306x、 306y上。图 15A展示与图5的结构类似的在平面化之前的结构的横截面。图15B展示对I5A的结构 平面化的结果。在存储器阵列110中产生大体上平面的表面。然而,在外围区域120中, FG1层1580的多晶硅在CMP期间遭受凹坑。所得的FG2部分1581在较大FG2结构的 边缘处具有厚度T2,但在中间处具有厚度T1。 T1小于T2,使得横截面积减小,且此结 构的电阻增加。凹坑是在对表面平面化时宽凹陷底部处的CMP侵蚀的结果。通过提供在 大部分表面上在多晶硅层的上表面的水平上方延伸的突出部,软蚀刻可选择性地向下移 除突出部到达衬底其余部分上的上表面的水平,且因此形成高度平面化的表面。因此, 图8展示FG2和FG3部分的大体上平面的上部多晶硅表面。稍后对此表面应用CMP提 供了没有显著受到凹坑影响的FG2部分(图IO中)。在外围区域中对FG2部分的厚度的 控制是尤其重要的,因为这些部分可能用作电阻器。通过提供突出部和添加额外的多晶 硅层,可以实现在外围区域中对FG2厚度的较好控制以及凹坑的避免。在一些实施例中, 对FG2厚度的这种控制可能不是如此重要。在这些情况下,可通过CMP来平面化图5 所示的FG2层,以提供与图15B中所示类似的结果。图16是上述工艺步骤的流程图。第一,在衬底的不同区域上形成栅极介电层(1601)。 接着,在栅极介电层上形成第一浮动栅极(FG1)层(1603),且在FG1层上形成氮化硅 (SiN)层(1605)。在SiN层上形成经图案化的光致抗蚀剂层(1607),且根据图案将SiN 层蚀刻为单独的部分(1609)。接着移除光致抗蚀剂(1611)。接着将剩余的SiN部分用 作硬掩模来蚀刻STI沟槽(1613)。用HDP氧化物填充沟槽并回蚀(1615)。移除SiN部 分(1617)且执行清洁步骤(可选)以打开在SiN移除之后留下的腔(1619)。接着沉积 第二浮动栅极层(FG2) (1621)。覆盖外围区域中FG2的部分(1623)。被覆盖部分在 FG1部分上延伸,且向外延伸到邻近的STI结构的边缘上。接着移除FG2的未被覆盖的 部分(1625)。接着,移除光致抗蚀剂(1627),在STI结构上留下FG2的突出部。形成 第三浮动栅极(FG3)层(1629),且其包含突出部,在该处FG3上覆于FG2突出部上。 执行软CMP步骤以移除突出部,并将衬底平面化到达STI结构上FG3层的顶面的水平 (1631)。接着,植入离子穿过导电多晶硅进入STI氧化物到达预定深度(1633)。接着向下移除多晶硅到达STI结构的顶面的水平(1635)。接着选择性地蚀刻掉经植入的STI (1637)。在浮动栅极部分上形成介电层(1639),且在介电层上形成导电控制栅极层 (1641)。通过将控制栅极层蚀刻为单独的条带而形成字线(1643)。尽管已相对于各个示范性实施例描述了本发明,但应了解,本发明在所附权利要求 书的整个范围内受到保护。
权利要求
1.一种在半导体衬底上制造存储器系统的方法,其包括形成将浮动栅极结构分隔的多个浅沟槽隔离结构;将离子植入所述多个浅沟槽隔离结构中;蚀刻所述多个浅沟槽隔离结构,使得浅沟槽隔离结构的具有高植入离子浓度的部分蚀刻得比浅沟槽隔离结构的具有低植入离子浓度的部分快;以及在所述植入离子浓度小于最大浓度且蚀刻速率随着蚀刻深度增加而减小的深度处,停止蚀刻所述多个浅沟槽隔离结构。
2. 根据权利要求1所述的方法,其进一步包括在所述衬底上植入离子之前形成上覆于 所述多个浅沟槽隔离结构上的导电多晶硅层。
3. 根据权利要求2所述的方法,其中在植入离子之前将所述导电多晶硅层平面化。
4. 根据权利要求l所述的方法,其中所述半导体衬底包含存储器阵列和外围区域,且 单独的浅沟槽隔离结构存在于所述存储器阵列和所述外围区域两者中。
5. 根据权利要求l所述的方法,其中硬掩模部分界定浅沟槽隔离结构的位置,且在所 述界定浅沟槽隔离结构的位置之后,用导电浮动栅极部分取代所述硬掩模部分。
6. —种在半导体衬底上制造存储器系统的方法,所述半导体衬底包含存储器阵列区中 的存储器阵列和外围区中的外围电路,所述方法包括在所述存储器阵列区和所述外围区中形成多个浅沟槽隔离结构,所述外围区的浅 沟槽隔离结构大于所述阵列区的浅沟槽隔离结构;在包含所述多个浅沟槽隔离结构的所述衬底上植入离子;用使得浅沟槽隔离结构的具有高植入离子浓度的部分蚀刻得比浅沟槽隔离结构 的具有低植入离子浓度的部分快的蚀刻来蚀刻所述多个浅沟槽隔离结构;以及在所述植入离子浓度小于最大浓度且蚀刻速率随着蚀刻深度增加而减小的深度 处,停止蚀刻所述多个浅沟槽隔离结构。
7. 根据权利要求6所述的方法,其进一步包括在所述衬底上植入离子之前形成上覆于 所述多个浅沟槽隔离结构上的导电多晶硅层。
8. 根据权利要求6所述的方法,其进一步包括在所述存储器阵列区中形成浮动栅极, 在蚀刻之前由浅沟槽隔离结构分隔所述浮动栅极,通过所述蚀刻移除浅沟槽隔离结 构的在浮动栅极之间的上部部分,随后形成介电层和控制栅极,所述介电层和控制 栅极在浮动栅极之间在浅沟槽隔离结构的所述上部部分被移除处延伸。
9. 一种将用于存储器装置的衬底平面化的方法,其包括形成由浅沟槽隔离结构分隔的多个第一导电部分,所述浅沟槽隔离结构在所述多 个第一导电部分的上表面上方延伸;形成多个第二导电部分,单独的第二导电部分部分地在第一导电部分的上表面上 且部分地在浅沟槽隔离结构上延伸;随后形成导电层,其在包含所述第二导电部分的所述衬底上延伸;以及通过移除所述导电层的延伸高于所述导电层直接上覆于浅沟槽隔离结构上的一 部分的上表面的部分来将所述导电层平面化。
10. 根据权利要求9所述的方法,其中通过化学机械抛光来移除所述导电层的延伸高于 所述导电层直接上覆于浅沟槽隔离结构上的一部分的上表面的部分。
11. 根据权利要求10所述的方法,其中通过所述衬底与垫之间的压力来执行所述化学 机械抛光,所述化学机械抛光侵蚀所述导电层的延伸高于所述导电层直接上覆于浅 沟槽隔离结构上的一部分的上表面的所述部分,同时不显著侵蚀所述导电层直接上 覆于所述浅沟槽隔离结构上的所述部分的所述上表面。
12. 根据权利要求9所述的方法,其进一步包括植入离子穿过所述平面化导电层进入所 述浅沟槽隔离结构。
13. 根据权利要求12所述的方法,其进一步包括随后移除所述第一导电层,且随后蚀 刻所述浅沟槽隔离结构的具有高于阈值的植入离子浓度的部分,但不移除所述浅沟 槽隔离结构的具有低于所述阈值的植入离子浓度的部分。
全文摘要
一种非易失性存储器形成为在浮动栅极之间具有浅沟槽隔离结构且具有在浮动栅极之间在浅沟槽隔离电介质被蚀刻处延伸的控制栅极。使用离子植入以产生与下伏电介质相比具有高蚀刻速率的介电层来实现对蚀刻深度的控制。导电层在植入期间上覆于衬底上。在存储器阵列中具有小多晶硅特征且在外围区域中具有大多晶硅特征的衬底是使用所述外围区域中的突出部以及在突出部被移除时停止的软化学机械抛光步骤而经准确平面化的。
文档编号H01L21/8239GK101288164SQ200680036254
公开日2008年10月15日 申请日期2006年10月10日 优先权日2005年10月18日
发明者东谷正昭, 图安·D·法姆 申请人:桑迪士克股份有限公司
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